Conférence. Processeurs de fabrication
Microprocesseur- Il s'agit d'un circuit intégré formé sur un petit cristal de silicium. Le silicium est appliqué dans des puces en raison du fait qu'il a des propriétés semi-conductrices: sa conductivité électrique est supérieure à celle des diélectriques, mais moins que celle des métaux. Le silicium peut être fabriqué comme un isolant qui empêche le mouvement des charges électriques et du conducteur alors charges électriques Sera libre de passer à travers elle. La conductivité du semi-conducteur peut être contrôlée en introduisant des impuretés.
Microprocesseur contient des millions de transistorsinterconnecté par les plus beaux conducteurs d'aluminium ou de cuivre et utilisés pour gérer les données. Alors formez des pneus internes. En conséquence, le microprocesseur effectue de nombreuses fonctions - des opérations mathématiques et logiques avant de gérer le travail d'autres puces et l'ensemble de l'ordinateur.
L'un des principaux paramètres de l'opération de microcesseur est la fréquence de la fonction cristalline, qui détermine le nombre de temps par unité de fonctionnement, la fréquence du travail pneu du système, le volume du cache sram interne. En termes de fréquence du cristal, l'étiquette du processeur. La fréquence du cristal est déterminée par la fréquence des transistors de l'état fermé à l'air libre. La possibilité de transistor de basculer plus rapidement est déterminée par la technologie de production de plaques de silicium à partir de laquelle des puces sont faites. La dimension du processus technologique détermine la taille du transistor (son épaisseur et sa longueur de l'obturateur).
Comment faire des microcirculits
Comme on le sait de l'année scolaire de la physique, dans l'électronique moderne, les composants principaux microcircuits intégrés sont des semi-conducteurs p-type et n-type (En fonction du type de conductivité). Semi-conducteur - Il s'agit d'une substance pour mener des diélectriques supérieures, mais des métaux inférieurs. La base des semi-conducteurs des deux types peut servir de silicium (SI), qui est de forme pure (le soi-disant semi-conducteur) ne conduit pas mal électricitéCependant, l'ajout (mise en œuvre) dans le silicium d'une certaine impureté vous permet de changer radicalement ses propriétés conductrices. Il y a deux types d'impuretés: donateur et accepteur.
Mélange de donneurs Cela conduit à la formation de semi-conducteurs de type N avec type de conductivité électronique et accepteur à la formation de semi-conducteurs de type P avec type de conduction de trous. Les contacts de P- et N-Semiconducteurs vous permettent de former des transistors - le principal Éléments structurels Microcirces modernes. Ces transistors, appelés transistors CMOS, peuvent être dans deux états principaux: ouvert lorsqu'ils effectuent un courant électrique et verrouillés - en même temps, ils ne conduisent pas de courant électrique. Étant donné que les transistors CMOS sont les principaux éléments des microcirces modernes, en parlons d'eux plus en détail.
Parlant des processeurs Intel, de tels concepts spécifiques utilisent souvent un tel processus technologique de 0,13 micron, et dans dernièrement - Processus technologique de 90 nanomètres. Par exemple, il est de coutume de dire que le nouveau processeur Intel Pentium 4 avec noyau Northwood est fabriqué par une technologie de 0,13 micron et la génération future de processeurs sera basée sur un processus technologique de 90 nanomètres. Quelle est la différence entre ces processus technologiques Et comment reflète-t-il les capacités des processeurs eux-mêmes?
Comment est le transistor CMOS
Le type NMOS-Transistor le plus simple a trois électrodes: source, obturateur et stock. Le transistor lui-même est fabriqué dans un semi-conducteur de type P avec la conductivité des trous et les semi-conducteurs de N-types avec conductivité électronique sont formés dans les champs de drain et de source. Naturellement, en raison de la diffusion des trous de la région P dans la région N et de la diffusion inverse des électrons de la région N dans la région P, des couches appauvries (couches dans lesquelles il n'y a pas de supports de charge majeur ne sont manquants) sont formés. aux frontières des transitions de P et N-régions. Dans la condition habituelle, c'est-à-dire lorsque la tension n'est pas appliquée à l'obturateur, le transistor est dans l'état "verrouillé", c'est-à-dire qu'il n'est pas capable de procéder à un courant de la source au drain. La situation ne change pas, même si elle est appliquée à la tension entre le drain et la source (pendant que nous ne tenons pas compte des courants de fuite causés par le mouvement sous l'influence des champs électriques des supports de charge non essentiels, c'est-à-dire trous pour la région N et électrons pour la région P).
Cependant, si pour attacher un potentiel positif (figure 1), la situation est radicalement modifiée.
Figure. 1. Le principe du transistor CMOS
Sous l'influence du champ électrique de l'obturateur, les trous sont poussés dans la profondeur du semiconducteur p-semi-conducteur, et les électrons, au contraire, sont dessinés dans la zone sous l'obturateur, formant le canal enrichi d'électrons entre la source et le drain. Si vous attachez une tension positive à l'obturateur, ces électrons commencent à passer de la source au drain. Dans ce cas, le transistor conduit le courant - on dit que le transistor "s'ouvre". Si la tension de l'obturateur est retirée, les électrons cessent de se rétracter dans la zone située entre la source et le drain, le canal conducteur est détruit et le transistor cesse de sauter le courant, c'est-à-dire «verrouillage». Ainsi, la modification de la tension sur la grille, vous pouvez ouvrir ou verrouiller le transistor, similaire à la manière dont vous pouvez activer ou désactiver le commutateur à bascule habituel, contrôler le passage du courant de circuit. C'est pourquoi les transistors sont parfois appelés interrupteurs électroniques. Cependant, contrairement à l'habituel commutateurs mécaniquesLes transistors CMOS sont pratiquement non inactifs et sont capables de passer des trillions ouvertes dans l'état verrouillé une fois par seconde! C'est cette caractéristique qui est la capacité de commutation instantanée et est déterminée à terme la vitesse du processeur, qui consiste en des dizaines de millions de transistors simples.
Ainsi, la puce intégrale moderne consiste en des dizaines de millions de transistors CMOS les plus simples.
Voici une image la Coupe transversale Processeur:
D'en haut, il y a une couverture métallique protectrice, qui, outre une fonction de protection, effectue également le rôle du distributeur de chaleur - c'est précisément, nous sommes un thermocol rudement frottis, lorsque nous installons le refroidisseur. Sous le dissipant thermique est le même morceau de silicium qui effectue toutes les tâches utilisateur. Même ci-dessous, un substrat spécial nécessaire pour poser des contacts (et augmenter la zone "jambes") afin que le processeur puisse être installé dans la prise mère de la carte mère.
La puce elle-même se compose de silicium, située jusqu'à 9 couches de métallisation (de cuivre) - il est tellement de niveaux qu'il est nécessaire de connecter des transistors à la surface du silicium sur une certaine loi (comme il est tout simplement impossible de tout faire ceci en un seul niveau). En fait, ces couches effectuent le rôle des fils de connexion, uniquement dans une échelle beaucoup plus petite; Pour que les "fils" se raccourcissent mutuellement, ils sont séparés par une couche d'oxyde (avec une faible perméabilité diélectrique).
Laissez-nous ménager plus en détail sur le processus de fabrication d'un microcircuit, dont la première étape consiste à obtenir des substrats de silicium.
Étape 1. Culture de boulettes
Étape 2. Application film protecteur Diélectrique (SiO2)
Étape 3. Appliquer une photo-transmission
Étape 4. Lithographie
Étape 5. Gravure
Étape 6. Diffusion (implantation ionique)
Étape 7. Pulvérisation et déposition
Étape 8. Stade final
Technologies de perspective
La base des éléments CMOS est un inverseur construit sur deux transistors de MOS complémentaires (complémentaires) ( n.-Mop I. p.-Mop) avec un obturateur isolé et un canal induit. Caractéristique d'un tel schéma ( figure. 4.17) C'est que la tension d'entrée contrôle non seulement la clé, mais également le transistor de charge.
Sur le figure. 4.5.2.les caractéristiques de l'obturateur STOC des transistors utilisés sont données. Transistor S. n.- canal ( VT N.) Commence à effectuer le courant si une tension positive est fournie à son obturateur et le transistor avec r- canal ( Vermont. P) - Si une tension négative est fournie à son obturateur par rapport à la source.
Il est important que les deux transistors aient un «talon» sur leurs caractéristiques de stochas. Ainsi, si nous voulons que le système fonctionne avec une tension d'approvisionnement positive (+ E P.), alors comme un transistor clé, vous devez utiliser VT N., et comme une charge - VT P..
Figure. 4.17.1. Onduleur CMOS
Figure. 4.5.2. Caractéristiques de l'obturateur STOC des transistors CMOS
Onduleur ( figure. 4.17) Construit de sorte que la source Vermont. p est connecté par E n,et source VT N. - À partir du sol. Volets VT N.et Vermont. P sont combinés et servir dans le variateur de l'onduleur, les drains VT N.et Vermont. P sont également combinés et servent la sortie de l'onduleur. Avec cette inclusion, les formules suivantes seront justes pour déterminer la tension de l'obturateur VT N.et Vermont. P: U zip \u003d u vh, u zyr \u003d u in-n
U zip. - Volet de tension n.- transistor de canal ( VT N.);
U zir- Volet de tension r- transistor de canal ( VT R.).
Lorsque vous envisagez le fonctionnement de l'onduleur, nous supposerons que VT N.et Vermont. P possèdent des caractéristiques identiques et une tension de seuil U pp \u003d.½ U pr½ \u003d 1,5 V.
U pp.- Tension de seuil n.Transistor -Canal;
U pr- Tension de seuil P.- transistor de canal.
Considérez le travail de l'onduleur CMOS sur son Helv ( figure. 4.18-a.) sur lequel quatre sites peuvent être distingués et dépendants U zi. = f.(U bx.) (figure. 4.18-b.).
Terrain 1: U 0 vh £ u pp. Où U zip \u003d u w et VT N. fermé U zir \u003d u vx - e p< U pret VT P. Ouvert.
Figure. 4.18. CMOS Caractéristiques Inverter:
a) helv, b) u shutter-source \u003d f (u w); c) i poter \u003d f (u bx)
VT N.fermé) Vermont. P est en saturation profonde, en même temps, il y aura une tension proche de E. P ( U 1 Out » E. P).
Terrain II: U p\u003e u w\u003e u pp,
où En haut - Tension à laquelle la commutation de circuit se produit
et U out \u003d 0,5 (u 1 - u 0). U zip \u003d u vh\u003e u ppet VT N.commence à ouvrir U zir \u003d u in-p< U Пр et Vermont. P est ouvert.
Sur cette parcelle ½ U zip.½ < ½ U zir½, donc Vermont. p restera en saturation et VT N. - En mode actif.
VT N..
Le courant circulant dans le schéma crée une chute de tension sur le canal Vermont. P, en raison de cela, la tension de sortie commence à diminuer. Cependant, avec une augmentation de la tension d'entrée dans cette section, la tension de sortie diminue peu, car Vermont. P est toujours en saturation.
Point EN HAUT.: U vh \u003d u n \u003d 0,5e n;
U zip \u003d u vh \u003d u p\u003e u pp, JE. VT N. Ouvert; 0,5e P.< U Пр et Vermont. P est ouvert.
À ce stade | U zip.|=|U zir| Par conséquent, égal à la résistance des canaux des deux transistors. Ainsi, la sortie sera la tension égale à la moitié de la tension d'alimentation ( U Wicipboard=0,5E. P). Ce point correspond au site vertical sur la caractéristique. À ce stade, le schéma consomme le courant maximum, car les deux transistors sont ouverts. Avec le moindre changement de la tension d'entrée, la tension de sortie change de façon spectaculaire.
Terrain III: E p -½ U pr½ \u003e U vh\u003e u p; U zip.= U vh\u003e u pp et VT N.ouvert; U zir \u003d u in-p< U Пр et Vermont. P est ouvert, mais avec augmenter U vh Il devient de moins en moins ouvert.
Sur ce site U zip\u003e|U zir| et donc VT N.est en saturation, un Vermont. P - en mode actif.
Le courant consommé par le schéma est déterminé dans ce cas par le transistor Vermont. p.
La tension de sortie sur cette zone est égale à la chute de tension sur le canal VT N.. Comme VT N.est en saturation, alors cette chute est petite et en augmentant U bx. Il diminue de plus en plus.
Terrain IV: E P\u003e U VH\u003e E P -½ U pr½; U zip.= U vh\u003e u pp et V n.ouvert; U zyr \u003d u vx-p\u003e u zipet Vermont. P fermé.
Dans cet état, le régime ne consomme pratiquement pas à courant (comme Vermont. P fermé). VT N.il est en saturation profonde, en même temps, il y aura une tension proche de zéro ( U sorti» 0).
Comme on peut le voir au VVH ( figure 4.5.1a.) Les éléments CMOS ont une bonne immunité de bruit. L'immunité de bruit pour zéro et l'unité est égale. Ceci est expliqué par le fait que le point de commutation ( U vh \u003d u p) Se trouve exactement au centre de la plage de changement de tension d'entrée ( E P\u003e U VH\u003e0). Pour E P. \u003d + 5V. valeur maximum Les interférences peuvent atteindre 1,5 V. Avec la croissance E P. L'immunité de bruit absolue augmente. L'allée des éléments CMOS est d'environ 30% de E P. (U 0 vx.max»0.3. E P., U 1 vh.min."0.7. E P.).
Étant donné que l'inversion d'entrée Inverser est les transistors MOS avec un obturateur isolé, la résistance d'entrée est très grande (10 12 ¸10 13 ohms). Par conséquent, à l'entrée, de tels schémas ne consomment pratiquement pas de courant.
La résistance de la sortie des schémas CMOS est petite comme dans l'emplacement du journal. 0 et dans l'emplacement du journal. 1, comme l'un des transistors VT N. ou alors Vermont. P sera certainement ouvert. Ainsi, la résistance à la sortie est déterminée par la résistance du canal du MOS ouvert du transistor et est de 10 210 3 ohms.
L'entrée élevée et la faible résistance à la sortie provoquent un coefficient de ramification statique élevé à la sortie. Le coefficient de ramification sera limité d'en sus par les exigences de la vitesse. Étant donné que chaque entrée du circuit a une certaine capacité, la capacité de charge augmentera avec une augmentation du coefficient de branchement, ce qui augmentera à son tour le temps de commutation d'élément.
Ainsi, avec une diminution de la fréquence de fonctionnement, le coefficient de ramification augmentera. En relation avec ce qui précède, il est clair que les caractéristiques d'entrée et de charge perdent leur signification. Les caractéristiques de chargement ne sont que lors de l'interface des éléments CMOS avec des éléments d'autres types.
Une petite impédance de l'élément dans les deux états vous permet de recharger rapidement la capacité de charge. Cela provoque des délais de petits délais lorsque le diagramme est allumé et éteint. Près des temps de retard sont 50 ¸ 200 NS.
Figure. 4.5.1v. Explique le processus de consommation actuel avec un diagramme.
Dans la position statique du schéma CMOS consomment un très petit courant (10 -6 -10 -7 a).
La majeure partie du courant est consommée lors de la commutation du schéma, à un moment où U zip.et ½ U zir½> U por. Et les deux transistors VT N. et VT P. Ouvrir (parcelles II et III sur le VHV) Cependant, la valeur de ce courant est inférieure à celle des schémas TTL, car la résistance volumétrique des transistors MOS ouverts dépasse la résistance des transistors bipolaires ouverts. Pour cette raison, il n'y a pas de résistance restrictive dans les schémas CMOS.
Lors de la commutation du circuit, le courant est également consacré à la charge de la capacité de charge. La magnitude de ce courant peut être définie comme I \u003d cf p Où f P. - Fréquence de commutation de schéma.
Les avantages des schémas CMOS peuvent également être attribués à la possibilité de travailler à différentes stress de puissance (3-15V). Avec une tension d'alimentation croissante, l'immunité de bruit absolue augmentera toutefois que le courant consommé (parcelles II et III sur la barre d'intérêt deviendra plus large). Avec la tension d'alimentation + 5V, les niveaux de schémas de signaux CMOS deviennent compatibles avec les niveaux TTL, cependant, il est nécessaire de regarder U. 1 VX Min pour les schémas CMOS serait plus E. P - |U. PR | Verrouillage mondé VT P.. À cette fin, le rendement de TTL à travers la résistance est connecté à E P..
Le travail des schémas CMOS sur le schéma TTL est effectué, en règle générale, à travers les schémas de montage.
Sur le figure. 4.19.un diagramme de l'élément de base du type de CMOS est montré. L'élément implémente la fonction 4 et non. Les transistors sont disposés de manière à ce que toute combinaison de signaux d'entrée dans le circuit, il n'y aura pas de courant de passage. De même, les éléments du type ou non non (Fig. 4.20).
Dans de tels schémas, en raison de l'inclusion séquentielle des transistors dans l'une des épaules, la résistance à la sortie augmente dans l'un des états. Par conséquent, ces éléments ont des temps d'inclusion et d'arrêt différents. Pour l'élément et non le temps d'activer plus d'heure d'arrêt, et pour l'élément ou non non vice-versa.
Figure. 4.19. Réalisation de la fonction 4i - pas sur CMOS
Figure. 4.20. Réalisation de la fonction 4Ili - pas sur CMOS
En raison de la très haute résistance d'entrée, même une charge statique est capable de créer une tension de poinçonnage. Pour protéger contre les charges de haute tension d'électricité statique aux entrées des systèmes CMOS, il existe un schéma de protection spécial (puce intérieure) (Fig. 4.21).
Figure. 4.21. Avertisseur CMOS avec système de protection contre l'obturation de l'électricité statique
Diodes VD1, VD2. et VD3. Protégez l'isolation de l'obturateur de la ventilation. Diodes VD4. et VD7. Protégez la sortie de l'onduleur de la ventilation entre r et n. Régions. Diodes VD5 et VD6. Inclus de manière séquentielle entre les pneus électriques pour protéger contre la polarité du changement aléatoire.
Les représentants typiques des schémas CMOS sont les éléments de la série K564, caractérisée par les paramètres suivants:
E P.\u003d 3¸15V; U 0\u003d 0,01b (quand E P.\u003d 5V I. DANS.=0); U 1.\u003d 4,99 V (quand E P.\u003d 5V I. DANS.=0); I 0 VH\u003d 0,22; I 1 VH\u003d 0,22; I P.\u003d 0,17 ma (quand E P.\u003d 10V, F.\u003d 100KHZ I. Avec N.\u003d 50pf); t z\u003d 80ns; Je sors\u003d 0.9ème (avec U 0 out\u003d 0.5V I. E P.\u003d 10V); I 1 Out\u003d 0.9ème (avec U 1 Out=E P.-0.5V I. E P.\u003d 10V); Avec n \u003d200 pf; Avec vk\u003d 12 pf.
Une attention particulière dans la préparation nécessite une expérience individuelle (UIRS).
Un exemple visuel de la manière dont tout est difficile à confondre dans la détermination des priorités de recherche, ce sont des puces CMOS et leur apparition sur le marché.
Le fait est que l'effet sur le terrain qui sous-tend la structure MOS a été découvert à la fin des années 20 du siècle dernier, mais l'ingénierie radio a ensuite connu une flèche d'instruments à vide (radiolmpps) et les effets trouvés dans des structures cristallines ont été reconnus comme non-spécialistes. .
Ensuite, dans les années 40, un transistor bipolaire a été encore ouvert et seulement lorsque des recherches et des améliorations apportées aux transistors bipolaires ont montré que cette direction conduit à une impasse, les scientifiques se sont souvenus de l'effet sur le terrain.
Donc, le transistor MOS est apparu et plus tard la puce CMOS. Lettre À Au début de l'abréviation signifie complémentaire, c'est-à-dire complémentaire. En pratique, cela signifie que dans les puces, il existe des paires de transistors avec des paramètres absolument identiques, mais un transistor a un volet de type N, et l'autre transistor a un volet de type P. Sur la manière étrangère de la puce CMOS appelée Cmos. (Semi-conducteur compleventanaire en oxyde de métal). Les réductions de KMDP sont également appliquées, MOP.
Parmi les transistors habituels, un exemple de paire complémentaire sont les transistors CT315 et KT361.
Premièrement, la série K176 basée sur les transistors de terrain est apparue sur le marché des composants électroniques radio et, en tant que développement ultérieur de cette série, une série de K561 très populaire a été développée. Cette série comprend un grand nombre de copeaux logiques.
Dans la mesure où transistors de terrain Pas si critique pour la tension de puissance, comme Bipolaire, cette série est alimentée par une tension de +3 à + 15V. Cela vous permet d'utiliser largement cette série dans divers appareils, Y compris avec batterie alimentée. De plus, les dispositifs recueillis sur les puces de la série K561 consomment un très petit courant. Et pas je me demande, car la base de la puce CMOS est un transistor Tir Tir.
Par exemple, la puce K561TR2 contient quatre rs déclenchement et consomme un courant de 0,14 mA, et une chip similaire de la série K155 consommée au moins 10 à 12 mA. Les puces sur les structures CMOS ont une très grande résistance d'entrée, qui peut atteindre 100 MΩ et plus, leur capacité de charge est donc assez grande. Pour la sortie de la même puce, vous pouvez connecter les entrées 10 à 30 microcirculits. À la puce TTL, une telle charge causerait une surchauffe et une défaillance.
Par conséquent, la conception de nœuds sur des puces utilisant CMOS transistors vous permet d'utiliser des solutions de circuit plus simples que lorsque vous utilisez la puce TTL.
À l'étranger, l'analogue le plus courant de la série K561 est marqué comme CD4000. Par exemple, la puce K561L7 correspond à l'outre-mer CD4011.
En utilisant les puces de la série K561, nous ne devrions pas oublier certaines nuances de leur fonctionnement. Il convient de rappeler que, bien que les puces fonctionnent dans une large plage de tension, avec une diminution de la tension d'alimentation, des gouttes d'immunité de bruit et l'impulsion légèrement "se répand". C'est-à-dire la tension d'alimentation plus proche du maximum, plus les fronts des impulsions.
La figure montre l'élément de base classique (vanne) qui effectue une inversion du signal d'entrée (non). C'est-à-dire que si une unité logique entre entrée, le zéro logique est supprimé de la sortie et inversement. Ici est clairement montré par une paire de transistors complémentaire avec des types de volets "n" et "p".
La figure suivante montre l'élément de base 2i - non. Il est clairement constaté que les résistances présentes dans un élément similaire de chips TTL sont manquantes ici. Parmi les deux éléments de ce type, il est facile de recevoir une gâchette et d'une rangée séquentielle de déclencheurs de route directe sur des mètres, des registres et des dispositifs de stockage.
Avec toutes les qualités positives des circuits intégrés de la série K561, ils ont bien sûr des inconvénients. Premièrement, à la fréquence de fonctionnement maximale de la puce CMOS, les microciruits sont sensiblement inférieurs aux puces avec une autre logique et fonctionnant sur des transistors bipolaires.
La fréquence sur laquelle la série K561 fonctionne en toute confiance ne dépasse pas 1 MHz. Pour correspondre aux microcirces basées sur des structures de vadrouille avec d'autres séries, par exemple, TTL, les convertisseurs de niveau K561PU4 sont utilisés, K561LN2 et autres. Ces microcirces synchronisent également la vitesse de différentes séries différentes.
Mais le plus grand inconvénient des puces sur les structures de MOS complémentaires est la plus forte sensibilité de la puce à l'électricité statique. Par conséquent, des emplois spéciaux sont équipés dans des usines et des laboratoires. Sur la table, toutes les travaux sont fabriqués sur une feuille métallique, qui est connectée au bus à la terre total. Le corps du fer à souder est relié à ce pneu et un bracelet en métal, habillé en main à un employé.
Certains jetons vont en vente emballés dans la feuille, qui aboutit toutes les conclusions entre elles. Lorsque vous travaillez à la maison, il est également nécessaire de trouver une opportunité d'exécuter une charge statique au moins sur le tuyau de chauffage. Lors de l'installation, les broches de la puissance sont d'abord disputées, puis toutes les autres.
Inverseurs logiques CMOS (KMDP)
Les microciricuits sur les transistors de vadrouilles complémentaires (puce CMOS) sont construits sur la base de transistors de vadrouille avec des canaux N et de P. Le même potentiel d'entrée ouvre le transistor avec le canal N et ferme le transistor avec le canal P. Lors de la formation d'une unité logique, le transistor supérieur est ouvert et le plus bas fermé. En conséquence, le courant via CMOS ne poursuit pas. Lors de la formation d'un zéro logique, un transistor inférieur est ouvert et le haut fermé. Et dans ce cas, le courant de la source d'alimentation à travers la puce ne procède pas. L'élément logique le plus simple est un onduleur. L'onduleur effectué sur des transistors MOS complémentaires est illustré à la figure 1.
Figure 1. Diagramme schématique de l'onduleur effectué sur des transistors MOS complémentaires (onduleur CMOS)
À la suite de cette caractéristique de la puce CMOS, ils ont un avantage sur les espèces précédemment considérées - consomment un courant en fonction de l'entrée de l'entrée fréquence d'horloge. Un graphe exemplaire de la dépendance de la consommation de courant CMOS-puce en fonction de la fréquence de commutation est illustrée à la figure 2
Figure 2. Selon la puce de courant CMOS Consommation de la fréquence
Logic CMOS (KMDP) éléments "et"
Schème élément logique "Je - pas" Les puces sur la CMOC coïncident presque avec le schéma simplifié "et" sur les clés de commande électroniques, que nous avons examinées plus tôt. La différence réside dans le fait que la charge est connectée non au fil général du circuit, mais à la source d'alimentation. Le diagramme schématique de l'élément logique "2, non", fabriqué sur des transistors MOS complémentaires (CMOS), illustré à la figure 3.
Figure 3. Diagramme schématique de l'élément logique "2i - non", fait sur des transistors MOS complémentaires (CMOS)
Dans ce schéma, il serait possible d'appliquer ordinaire dans l'épaule supérieure, cependant, lors de la formation d'un niveau de signal bas, le diagramme pourrait constamment consommer un courant. Au lieu de cela, les transistors P-MOP sont utilisés comme charge. Ces transistors forment une charge active. Si la sortie est nécessaire pour former un potentiel élevé, les transistors sont ouverts et si bas est fermé.
Dans le schéma de CMOS logique suivant, le courant ci-dessous, le courant de l'alimentation du rendement de la puce CMOS passera à travers l'un des transistors, si au moins une des entrées (ou la fois à la fois) sera présente un faible potentiel (niveau logique. Zéro). Si sur les deux entrées de l'élément CMOS logique, le niveau d'une unité logique sera présent, puis P-MOP du transistor sera fermé et un potentiel faible sera formé à la sortie CMOS de la puce. Dans ce schéma, ainsi que dans le diagramme représenté sur la figure 1, si les transistors de l'épaule supérieure sont ouverts, les transistors d'épaule inférieurs seront fermés, par conséquent, dans l'état statique, le courant de puce CMO de la source d'alimentation ne sera pas consommé.
L'image graphique conditionnelle du CMOS de l'élément logique "2I - non" est illustrée à la figure 4 et la table de vérité est indiquée dans le tableau 1. Dans le tableau 1, les entrées sont indiquées sous x 1 et x 2, et la sortie - F.
Figure 4. Image graphique conditionnelle de l'élément logique "2i - non"
Tableau 1. Tatac de la vérité de la puce CMOS, effectuant "2i - pas"
| x1. | x2 | F. |
|---|---|---|
| 0 | 0 | 1 |
| 0 | 1 | 1 |
| 1 | 0 | 1 |
| 1 | 1 | 0 |
Figure 5. Diagramme schématique de l'élément logique "ou non", fait sur des transistors MOS complémentaires
Dans le schéma CMOP de l'élément logique "2LI - non" comme charge, les transistors sont utilisés comme charge. En cela, le courant de l'alimentation du rendement de la puce CMOS ne viendra que si tous les transistors de l'épaule supérieure sont ouverts, c'est-à-dire Si, à la fois à toutes les intrants, il y aura un faible potentiel (). Si au moins une des entrées sera présente, le niveau d'une unité logique, le bras supérieur de la cascade à deux temps recueilli sur les transistors CMOS sera fermé et le courant de l'alimentation pour entrer le rendement de la puce CMOS ne sera pas. être.
La table de vérité de l'élément logique "2LI-non", mise en œuvre par le CMO de la puce, est indiquée dans le tableau 2 et la désignation graphique conditionnelle de ces éléments est illustrée à la figure 6.
Figure 6. Élément "2i-pas"
Tableau 2. Tatac de la vérité de la puce de vadrouille, qui effectue la fonction logique "2Ili non"
| x1. | x2 | F. |
|---|---|---|
| 0 | 0 | 1 |
| 0 | 1 | 0 |
| 1 | 0 | 0 |
| 1 | 1 | 0 |
Actuellement, la puce CMOS a reçu le plus grand développement. De plus, il y a une tendance constante à réduire la tension d'alimentation des microcircuits. La première série de puces CMOS, telles que K1561 (analogique étrangère C4000B) possédait une gamme assez large de changement de tension d'alimentation (3..18b). Dans le même temps, lorsque la tension d'alimentation diminue, sa fréquence de fonctionnement limitative diminue avec un microcircuit particulier. À l'avenir, lorsque la technologie de production s'améliore, les puces CMOS améliorées sont apparues avec les meilleures propriétés de fréquence et une tension d'alimentation plus petite, par exemple SN74HC.
Caractéristiques de l'application de la puce CMOS
La première et principale caractéristique de la puce CMOS est la grande résistance d'entrée de ces puces. En conséquence, toute tension peut être guidée par son entrée, y compris la moitié égale de la tension d'alimentation, et la stockée assez longtemps. Lors du dépôt de la saisie d'un élément CMO de la moitié de la puissance, les transistors sont ouverts à la fois dans la partie supérieure et dans l'épaulement inférieur de la cascade de sortie, à la suite de la puce, il commence à consommer un courant inacceptable élevé et peut échouer. Production: les entrées de la puce CMOS numérique en aucun cas ne peuvent être laissées sans connues!
La deuxième caractéristique de la puce CMOS est qu'ils peuvent fonctionner lorsque la puissance est déconnectée. Cependant, ils travaillent le plus souvent de manière incorrecte. Cette fonctionnalité est associée à la conception de la cascade d'entrée. Le diagramme schématique complet de l'onduleur CMO est illustré à la figure 7.
Figure 7. Schéma complet de l'onduleur CMO
Les diodes VD1 et VD2 ont été introduites pour protéger la cascade d'entrée de la ventilation par l'électricité statique. Dans le même temps, lorsque la puce CMO-CMO à fort potentiel est soumise, elle tombera à travers la diode VD1 sur l'alimentation de la puce, et comme elle consomme un courant suffisamment petit, le CMOS de la puce commencera à fonctionner. Cependant, dans certains cas de ce courant peut ne pas suffire à la nutrition des puces. En conséquence, la puce CMOS peut fonctionner de manière incorrecte. Production: en cas de fonctionnement incorrect de la puce CMOS vérifier soigneusement les repas de la puce, surtout des conclusions corporelles. Avec une production mal enregistrée de l'offre négative, son potentiel diffère du potentiel du fil général du circuit.
La quatrième caractéristique de la puce CMOS et MDash est l'écoulement du courant d'impulsion sur le circuit d'alimentation lorsqu'il est commuté de l'état zéro en un seul et vice versa. En conséquence, lors de la mise sous tension des chips TTL sur les analogues de microhemme CMOS augmente le niveau d'interférence. Dans certains cas, cela est important et vous devez abandonner l'utilisation de la puce CMOS en faveur ou à la puce Bicmos.
Niveaux logiques de la puce CMOS
Les niveaux logiques de la puce CMOS diffèrent considérablement de. S'il n'y a pas de courant de charge, la tension au rendement de la puce CMOS coïncide avec la tension d'alimentation (le niveau logique de l'unité) ou avec le potentiel d'un fil commun (le niveau logique de zéro). Avec une augmentation du courant de charge, la tension de l'unité logique peut être réduite à 2,8 V (U n \u003d 15V) de la tension d'alimentation. Niveau de tension de sortie valide cMOS numérique Les microcirces (série à puce C561) avec une puissance à tête passée sont illustrées à la figure 8.
Figure 8. Signaux logiques à la sortie de la puce CMOS numérique
Comme mentionné précédemment, la tension à l'entrée de la puce numérique par rapport à la sortie est généralement autorisée dans les grandes limites. Pour CMOS-Chip, convenu sur 30% de la réserve. Les limites des niveaux de zéro logique et de l'unité des chippeurs CMOS avec une puissance à tête passée sont illustrées à la figure 9.
Figure 9. Signaux logiques à l'entrée de la puce CMOS numérique
Avec une diminution de la tension d'alimentation de la bordure du zéro logique et de l'unité logique, il est possible de déterminer de la même manière (diviser la tension d'alimentation par 3).
Familles de microcircuit CMOS
Les premières chips CMOS n'avaient pas de diodes de protection à l'entrée, leur installation était donc des difficultés considérables. C'est la famille de microcircuit de la série K172. Le microcircuit CMOS amélioré suivant de la série K176 a obtenu ces diodes de protection. C'est assez courant et maintenant. La série K1561 complète le développement de la première génération de puce CMOS. Dans cette famille, une vitesse a été obtenue à 90 NS et la gamme de changements de tension de 3 ... 15b. Étant donné que les équipements étrangers sont actuellement diffusés, je donnerai un analogue étranger de ces chips CMOS - C4000B.
La série SN74HC est devenue un développement ultérieur de la puce CMOS. Ces microcirculats de l'analogue domestique n'ont pas. Ils ont la vitesse de 27 NS et peuvent fonctionner dans la plage de tension de 2 ... 6 V. Ils coïncident sous le couvercle et la rangée fonctionnelle avec, mais ne sont pas compatibles avec eux niveaux logiquesPar conséquent, dans le même temps, la puce CMOS de la série SN74HCT a été développée (analogue domestique - K1564) compatible avec les puces TTL et les niveaux logiques.
À ce moment-là, il y avait une transition vers la nourriture de trois volts. Pour lui, la puce CMO SN74ALVC a été développée avec un délai de signal de 5,5 NA et une 1,65 ... 3,6 V. Les mêmes puces sont capables de travailler à la nutrition de 2,5 volts. Le temps de retard du signal est augmenté à 9 ns.
La famille la plus prometteuse de CMOS-Chip est actuellement considérée comme une famille SN74AUC avec un délai de signal de 1,9 NS et une gamme de 0,8 ... 2,7 V.
Éléments logiques de CMOS
Les diagrammes équivalents des éléments présentés ci-dessus peuvent être obtenus en utilisant uniquement des transistors PMOS. Cependant, le plus grand intérêt est l'utilisation commune des transistors PMOS et NMOS. Cette technologie est la plus populaire aujourd'hui et s'appelle la technologie CMOS. Il fournit la vitesse maximale des éléments à faible consommation d'énergie par rapport à toutes les autres technologies.
Dans les circuits NMO, des fonctions logiques ont été mises en œuvre par une combinaison de composés de transistors NMOS combinés à un élément limitant de courant.
Parce que Tous les éléments construits sur les transistors NMOS implémentent des fonctions négatives (non ou non, et non), ils peuvent ensuite être soumis classiquement comme indiqué sur le schéma synoptique de la figure 1.9.
Figure 1.9 - Structure du diagramme NMOS
Dans ce cas, toutes les chaînes de transistor sont combinées dans le bloc PDN (réseau déroulant) - un bloc de logique négative. Pour mettre en œuvre des fonctions logiques directes, il est nécessaire de connecter deux éléments négatifs, ce qui réduit la vitesse de l'élément entier dans son ensemble. Le concept de circuits CMOS est basé sur la mise en œuvre de fonctions directes (et ou) sur les transistors PMOS de manière à ce que les blocs logiques directs (réseau pull-up) et les blocs logiques négatifs (réseau PDN-Down) soient ajouts les uns les autres. Ensuite, le schéma logique qui implémente l'élément logique typique sera visualisé à la figure 1.10.
Figure 1.10 - Structure de circuit CMOS
Pour toute combinaison de signaux d'entrée PDN, définit le niveau de zéro logique à la sortie V F, ou le jeu de mots définit le niveau de l'unité logique à cette sortie. Le PDN et le jeu de mots ont un nombre égal de transistors qui sont placés de manière à ce que ces deux blocs fonctionnent en parallèle. Lorsque PDN inclut les transistors NMO connectés en série, le jeu de mots est construit sur les transistors PMOS connectés en parallèle, et inversement.
L'exemple le plus facile du schéma CMOS est un onduleur, illustré à la figure 1.11.
Figure 1.11 - Mise en œuvre de l'onduleur CMOS
Lorsque le signal V x \u003d 0V, le transistor T2 est fermé et le transistor T1 est ouvert. Par conséquent, v f \u003d 5V, et puisque T2 est fermé, le courant à travers les transistors ne coule pas. Lorsque v x \u003d 5V, T2 est ouvert et T1 est fermé. Ainsi, v f \u003d 0V, et le courant de la chaîne ne sera pas, car Le transistor T1 est fermé. Cette propriété est valable pour tous les circuits CMOS - Les éléments logiques ne consomment pratiquement pas en mode statique. Le courant dans de telles chaînes ne procédera que pendant la commutation des éléments (c'est pourquoi, avec une augmentation de la fréquence des dispositifs construite selon cette technologie, la consommation d'énergie augmente). En conséquence, le système CMOS est devenu la technologie la plus populaire lors de la mise en œuvre de périphériques logiques numériques.
La figure 1.12 est un fondamental circuit électrique élément logique et non-cmos. La mise en oeuvre de cet élément est similaire au schéma NMOS illustré à la figure 1.5, sauf que la résistance de limitation de courant a été remplacée par l'unité de jeu de mots constituée de deux transistors PMOS connectés en parallèle. La table de vérité sur la figure montre l'état de chacun de ces quatre transistors pour chaque combinaison logique d'entrées X 1 et X 2. Il est facile de vérifier que ce régime implémente une fonction logique et non. Dans un état statique, il n'ya aucun moyen de circuler de V DD à GND.
Figure 1.12 - CMOS-Mise en œuvre de l'élément logique et non
Le schéma de la figure 1.12 peut être obtenu sur la base d'une expression logique, qui détermine la fonction logique et non,. Cette expression détermine les états dans lesquels f. \u003d 1; Par conséquent, il détermine le comportement du bloc de jeu de mots. Étant donné que ce bloc est constitué de transistors PMOS qui s'ouvrent lorsque l'entrée zéro logique est appliquée à leurs entrées, la variable d'entrée X I Ouvre le transistor si x i \u003d 0. Selon la règle de Morgan, nous avons:
De cette façon f \u003d 1.Lorsque l'entrée X 1 ou l'entrée X 2, avez une valeur zéro logique, ce qui signifie que le jeu de mots doit avoir deux transistors PMOS connectés en parallèle. L'unité PDN doit compléter la fonction F, qui a la forme:
f \u003d x 1 x 2
Une fonction f \u003d 1.Lorsque les deux entrées X 1 et X 2 sont égales à 1, l'unité PDN doit donc avoir deux transistors NMOS connectés en série.
Le schéma de mise en oeuvre de la CMOS de l'élément ou ne peut être obtenu à partir d'une expression logique.
